Навчальний посібник
Рекомендовано МОНУ
М’яка палітурка
2002р.
Ціна:
ISBN 966-7458-67-9
Verilog-HDL для моделирования й синтеза цифровьіх злектронньїх схем
Учебное пособие
Кондратенко Ю.П. Мохор В.В. Сидоренко С.А.
Учебное пособие содержит описание языка Verilog для автоматизации процессов синтеза и моделирования цифровых электронных схем, в частности, теоретические сведения, примерьі проектирования и упражнения для самоконтроля. Материал учебного пособия ориентирован на использование Verilog-компилятора, встроенного в систему автоматизированной разработки и верификации электронных схем Active-HDLS.l.
Учебное пособие предназначено для студентов, обучающихся по специальностям «Системы управления и автоматики», «Специализированные компьютерные системы», «Интеллектуальные системы принятия решений» и «Электронные системы», а также может бить полезно магистрантам, аспирантам и специалистам, занимающимся проектированием цифровых устройств на базе программируемых логических интегральных схем.

Титул
1.	Титул
Предисловие
2.	Предисловие
Рекомендации читателю
3.	Рекомендации читателю
Введение
4.	Введение
Применение языка Verilog и методология проектирования цифровых устройств
5.	1.1. Область применения языков описания оборудования
6.	1.2. Методология применения языка Verilog при проектировании цифровых устройств на основе программируемой логики
Элементы языка Verilog
7.	2.1. Комментарии в языке Verilog
8.	2.2. Операции
9.	2.3. Числовые константы
10.	2.4. Строковые константы
11.	2.5. Идентификаторы и ключевые слова
12.	2.6. Структуры данных Verilog
13.	2.7. Системные функции
14.	2.8. Директивы компилятора
15.	2.9. Задачи и упражнения
Синтез структурных моделей цифровых устройств
16.	3.1. Структурная декомпозиция проектов в Verilog
17.	3.2. Оператор включения модуля
18.	3.3. Испытательные стенды
19.	3.4. Использование редактора блок-диаграмм пакета Active-HDL
20.	3.5. Синтез простейших логических цепей
21.	3.6. Упражнения
Функциональные модели устройств на языке Verilog на основе потоков данных и поведенческих конструкций
22.	4.1. Синтез Verilog-моделей цифровых устройств на уровне потоков данных
23.	4.2. Поведенческое моделирование
24.	4.3. Структура языка Verilog
25.	4.4. Сценарии и функции
26.	4.5. Упражнения
Примеры реализации цифровых устройств на основе языка Verilog
27.	5.1. Разработка сумматора
28.	5.2. Умножитель знаковых целых чисел
29.	5.3. Контроллер динамической оперативной памяти DRAM
- Приложение А - Имитационное моделирование Verilog-программ в среде Active-HDL
30.	- Приложение А - Имитационное моделирование Verilog-программ в среде Active-HDL
Список использованной литературы
31.	Список использованной литературы
Глоссарий
32.	Глоссарий
Содержание
33.	Содержание
Авторы книги
34.	Авторы книги